65ナノ世代の標準CMOS技術を使った毎秒40ギガビットの送信IC

　富士通研究所と富士通ラボラトリーズオブアメリカ社、富士通の３社は、６５ナノ世代の標準ＣＭＯＳ技術を用いて、毎秒４０ギガビットの基幹系光伝送システム向け送信ＩＣを開発し、８日から米国で開催されている国際固体素子回路会議（ＩＳＳＣＣ）で発表した。

　開発した技術は、送信に必要な信号生成回路を４０ギガｂｐｓに高速化するとともに、実用上要求される電源電圧の変動範囲内で４０ギガｂｐｓの安定した出力信号が生成できる新しい回路技術。

　また、４０ギガｂｐｓ送信に必要な入出力インターフェイス、信号処理、高速信号生成の機能をすべて１チップに集積させ、光伝送システム向け送信ＩＣを世界で初めて実現した。

　ＣＭＯＳ技術で同ＩＣを実現するには、化合物半導体よりも大きい寄生容量による信号の損失を抑制することが必要となる。高速性能のトランジスタを実現するには微細加工が必須であり、その電源電圧は１―１.２Ｖ以下と低電圧に制限される。

　そのため、供給電源に変動による不安定な動作が生じやすく、回路内でデータ信号とクロック信号のタイミングを一定に保ち、安定動作を実現する回路も必要となる。

　それに対し３社は、クロック伝送回路に低消費電力で低ノイズのクロック伝送を可能にするインダクタ補償技術を開発した。

　クロック信号が単一周波数であることを利用して、インダクタが寄生容量を必要な周波数帯のみで補償する技術で、従来に比べ少ない回路段数でノイズの少ない高速クロック信号伝送を可能にした。

　タイミングには、回路動作を制御するクロック信号と回路を通過するデータ信号のタイミングを常に監視し、相互の信号の関係が最適になるよう多岐に調整する新回路技術を適用した。

　これらの技術を用いて開発したＩＣは、従来６Ｗ程度必要だった送信回路部の消費電力を２Ｗ以下に抑えた。１チップ集積により、従来の４０ギガｂｐｓ光電装装置と比較して約半分の小型化も可能にした。

　３社では、２０１０年頃までに受信部を含めたＩＣとして実用化する方針。