電波プロダクトニュース



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日付 メーカー名 製品分類 分類 用途
2月18日100218_02 パナソニック エレクトロニックデバイス 半導体素子 ディスクリート 移動体通信機器用

静電気抑制効果向けチップ積層バリスタ「ディフェナ」シリーズ


 パナソニック エレクトロニックデバイスは、0603サイズの業界最小クラスで静電容量0.1ピコF、ピーク電圧を40分の1に抑制した業界最高の静電気抑制効果を持つチップ積層バリスタ「ディフェナ」シリーズを開発した。

 マルチバンド化の携帯電話や、小型化と同時に多機能化が進むモバイル機器で対策が難しいアンテナ直下にある高周波回路の静電気対策向けに供給する。3月からサンプル出荷を開始し、4月に月産2千万個で量産に入る。サンプル価格5円/個。

  外形寸法0.6×0.3×0.3ミリで静電容量0.1ピコFプラス0.10/マイナス0.05ピコF(1メガヘルツ時)レベルの低容量を実現した。低容量のため信号の減衰を従来品のマイナス3デシベル2ギガヘルツからマイナス0.1デシベル2ギガヘルツに極限まで抑えることができた。

  また、これまで1ギガヘルツだった周波数帯域を3ギガヘルツに広げ、従来のHDMI、LVDSだけでなく、ブルートゥース、W―CDMAなどの超高速エリアまでの対応を可能にした。

ピーク電圧1/40に
  今回、新バリスタ材料を採用してバリスタ電圧を低くくし、優れた静電抑制力機能と静電気耐性を備えた。これにより、低静電容量ながらピーク電圧300V以下(200Vtyp.)を40分の1に抑制。静電気耐性に弱いガリウムひ素などの化合物半導体などの保護を可能にした。

  アンテナ回路の静電気耐性および信頼性の向上を図った。静電気の繰り返し耐性も従来品の8kVで10回だったのを、15kVで100回以上に上げた。クランプ電圧50V以下(30Vtyp.)。





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