特集 

半導体の各種先端技術紹介

 昨年12月に開催されたIEDMの日本からの発表を3点紹介する。

磁気とシリコンによる不揮発性 論理回路で世界最高の動作周波数 600Mヘルツ実現
東北大学、日本電気

 東北大学省エネルギー・スピントロニクス集積化システムセンターの遠藤哲郎教授と大野英男教授のグループは、日本電気との共同研究により、電子の性質であるマイナス電荷や微細な磁石であるスピンを利用したスピントロニクス技術とシリコンCMOS技術を組み合わせて、600Mヘルツで動作する世界最高速の不揮発性論理回路を開発した(図1)。東北大学が、同期型論理集積回路の要素回路(ラッチ回路)を開発・設計した。この回路の微細スピントロニクスデバイス部分をNECが標準シリコンCMOS回路上に作製し、東北大学が動作を実証した。

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■研究の概要
論理LSIにおける待機電力を削減する有力な方法の一つは、データ記憶部を不揮発性にすることである。論理回路中の不揮発性記憶デバイスには、CMOS回路との整合性、微細化による性能向上、高速書き込み・読み出し性、および書き込み回数耐性などから、スピン注入磁化反転型磁気トンネル接合(Magnetic Tunnel Junction:MTJ)デバイスが最適なものと考えられている。しかし、MTJデバイスを高速にスイッチングする時に大きな電流を必要とすることや、従来のMTJ不揮発性論理集積回路では動作周波数を上げるとスイッチングのエラー率が高くなるなどの課題があった。

東北大学の遠藤哲郎教授らのグループは、MTJデバイスのスイッチングが、ある遮断周波数fc以上の周波数では起こらず、かつそのfcはMTJに電流を流し始めてからその抵抗値が変化し始めるまでの時間の逆数に対応することを発見した。これに基づき、MTJデバイスのスイッチングが行われず、CMOSラッチのみを反転させるローパス・フィルター機能を持つMTJ/CMOS混成回路を開発した。本回路は、周波数がfcより大きいときに外部入力されたデータはCMOSラッチ部に記憶し、MTJデバイスのスイッチングを実行しない。周波数の低下とともにスイッチングが行われるため、スイッチングに高い電流を必要とせず、またスイッチング後は電源を遮断できる。また、一般のCMOS LSIと同等の速度であり、MTJ/CMOS混成回路としては世界最高速の周波数600Mヘルツでの動作を確認した。これらにより、低消費電力、高速動作、低エラー率を同時に達成した。


14nm世代立体型トランジスタの特性バラツキの主要因を解明
産総研

 産業技術総合研究所(産総研)ナノエレクトロニクス研究部門シリコンナノデバイスグループ 松川 貴 主任研究員、昌原 明植 研究グループ長らは、14nm世代立体型トランジスタ(フィンFET)のオン電流ばらつきの主要因を解明した。

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■研究の内容
シリコンLSIでは微細化の開発が進んでおり2017年以降には14nm世代トランジスタが製品化されると予測されている。そこでは、寸法の小ささから素子間の特性ばらつきが大きな課題となると考えられている。

産総研は、3次元立体構造にしたフィンFETと呼ばれる新構造トランジスタの研究を推進してきた。このデバイスのオン電流のバラツキは閾値電圧だけではないことが実験的に分かった。そこで、電気的特性より、しきい値電圧ばらつき、寄生抵抗ばらつき、相互コンダクタンスの3つのパラメータのばらつきを評価した(図2左)。その結果、しきい値電圧ばらつきはゲート絶縁膜厚の縮小により低減できるが、相互コンダクタンスばらつきは素子微細化による低減が困難であり、14nm世代のフィンFETでは、相互コンダクタンスばらつきが、オン電流ばらつきの主要因となると予測された(図2右上)。

そこで、通常のドライエッチングで形成したFETと、産総研で開発したナノウェットエッチングで形成したFETについて相互コンダクタンスばらつきを測定した。相互コンダクタンスばらつきは解析の結果、移動度ばらつきが主要因であることがわかった。通常のドライエッチングでは、フィンの側面に凹凸が生じたり、チャネルにダメージや欠陥電荷が発生する。これらはキャリアの散乱体として作用して移動度を減少させる。ナノウェットエッチングでは、フィンチャネルへのダメージがなく、また、フィンの側面は極めて平滑となる。そのため、移動度のばらつきや、それによって生じる相互コンダクタンスばらつきが抑制されていると考えられる。

図2右に、14nm世代フィンFETのオン電流ばらつきと、各要因の寄与を予測した結果を示す。ナノウェットエッチング技術を用いて高精度にフィンチャネル加工を行うと、相互コンダクタンスばらつきが低く抑えられ、オン電流ばらつきが低減すると予測される。
今回の成果は、14nm世代以降で深刻になるトランジスタ特性ばらつきの解決案を提示するものであると考えられる。


SRAM動作を約0.4Vの超低電圧で実現
富士通セミコンダクター、SuVolta

 富士通セミコンダクターとSuVolta(本社:米国カリフォルニア州)は、SuVoltaの「パワーシュリンク技術」と富士通セミコンダクターの「低消費電力プロセステクノロジー」を組み合わせることにより、電源電圧が0.425Vという極めて低い電圧でSRAMを動作させることに成功した。

■開発の背景
動作時の消費電力は電源電圧の2乗に比例するため、電源電圧の低減はCMOS回路における重要な課題となっている。CMOS回路の130nmテクノロジーまでは定常的に電源電圧の低減がなされてきたが、それ以降、28nmテクノロジーにいたるまで、1V近傍のまま低減されていない。
電源電圧の低減を阻む最大の要因の一つは、組込み型SRAMの動作電圧である。電源電圧の低減が130nmテクノロジーで停滞したのは、RDF(Random Dopant Fluctuation)を含むいくつかのばらつき要因が存在するためである。RDFとは、不純物原子の位置と密度のランダムな揺らぎのことで、これによりトランジスタのしきい値電圧にばらつきが大きく生ずる。

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■開発概要
写真1に、富士通セミコンダクターの低電力CMOS回路用プロセス技術を用いて製造した、SuVoltaのDDCトランジスタ(Deeply Depleted Channel transistor)構造の断面TEM(Transmission Electron Microscope)を示す。DDCトランジスタはSuVoltaの消費電力低減技術の一つであり、シリコン基板上に複数の不純物層を含み構成することを特徴とする。DDCトランジスタは、既存のトランジスタと同様にシリコン基板上に形成される。

DDCトランジスタにより開発した、組込みSRAMを評価した結果、トランジスタのしきい値電圧のばらつきが従来の約半分に低減され、電源電圧0.425Vでも動作することを実証した。図3は、その結果を示したもので、576Kbの組込みSRAMの歩留まりを電源電圧の関数として示したもの。歩留まりは、576Kbすべてが動作した組込みSRAM数から歩留まりを計算している。大半の製品における電源電圧の下限は、組込みSRAMの安定動作により決まるため、さまざまなCMOS回路を搭載した製品でも0.4V近傍で動作することを実証したことになる。

この技術は、システムLSIに用いられている既存の設計資産や既存装置などをそのまま活用することができるとしている。

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<資料提供:東北大学、NEC、産総研、富士通セミコンダクター>