050429_03TSMC

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日付		メーカー名	製品分類	分類	用途
4月29日	050429_03	TSMC	半導体集積回路	専用IC	一般民生用

大規模な集積化を実現したSoC（システム・オン・チップ）設計向け　Nexsis　65ナノプロセス

ＴＳＭＣは、米国サンノゼで開催されたＴＳＭＣテクノロジシンポジウムで最新の半導体製造技術Ｎｅｘｓｙｓ　６５ナノメートルプロセス技術を発表した。最初のウエハーは今年１２月に製造される予定。

ＳｏＣ（システム・オン・チップ）設計向けの新しいＮｅｘｓｙｓ技術は、同社の９０ナノメートル技術に比べ２倍の密度でロジックデバイスを設計することが可能で、７５００億以上のトランジスタを１枚の１２インチ・ウエハーに集積するのに匹敵し、このような大規模な集積化は大幅なコスト削減を可能にする。

また、２倍のスタンダードセル・ゲート密度、約半分の0.5平方マイクロメートル未満の６Ｔ　ＳＲＡＭセルサイズ、そして６５％小さい１Ｔメモリーセルも含まれている。さらに新しいプロセス技術ではトランジスタの性能をさらに向上させるため、非常に薄いゲート酸化膜を採用している。

消費電力と性能においては、同社の汎用向けプロセスとの比較で５０％のスピード向上、２０％の待機時消費電力を実現している。高速向け仕様では消費電力と性能のトレードオフの点で業界をリードすると期待されている。

また、新規開発した電気ヒューズ技術により、容易にデバイスの識別や構成に関する機能を加えることができる。

６５ナノメートルプロセスは、同社とＡＳＭＬの協業により開発された液侵リソグラフィ技術を採用する最初のプロセスとなる。これらは３００ミリメートル対応製造工場であるファブ１２および１４に導入の予定