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DRAMコア 
ルネサス テクノロジはこのほど、ＤＲＡＭ混載ＳｏＣ（システム・オン・チップ）用に高速動作と低消費電力をともに実現する混載ＤＲＡＭコアを開発した。 この混載ＤＲＡＭコアは、情報量の増大と高速化の進む次世代モバイル機器向けに開発したもので、ＳＴＣ（セルフ・アジャスティング・タイミング・コントロール）技術とＰＤＤＲ（パワーダウン・データ・リテンション）モード技術で構成されている。 ＳＴＣ技術は、ＬＳＩ内部で動作速度を検知して自律的に遅延時間を調整する技術で、低消費電力に有効な低リークプロセスでの高速動作を可能にする。 また、ＳＴＣ技術により得られた高精度なタイミング信号をメモリーコア全体に高精度で伝送するＮＥＴ（ネガティブ・エッジ・トランスミッション）技術により高速動作を低リークプロセスで実現できたことで、スタンバイ電力を約81％低減している。この技術はＳＲＡＭにも適用することが可能。 ＰＤＤＲモードは、スタンバイ状態ではデータ保持に必要最小限のブロックを除いて電源を切り、また電源を入れておく必要のあるブロックについても電圧をできる限り下げるデータ保持専用の動作モード。スタンバイ状態での消費電力を最小化できる。 この効果を0.13ミクロンプロセス採用の16Ｍビッ トの混載ＤＲＡＭコアで確認したところ、ランダムアクセス周波数312Ｍヘルツの高速動作と消費電力を約95％削減した低スタンバイ電力（73マイクロＷ）を実現した。 この技術は、サンフランシスコで開催中のＩＳＳＣＣ（国際固体素子回路会議）で発表された。 |
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