ナノワイヤTrに関する16ナノ世代以降のLSI高性能化技術

　東芝は、立体構造トランジスタを用いた１６ナノ世代以降のＬＳＩを高性能化する技術を開発し、１５日から米国で開催されている半導体デバイスに関する国際会議「ＶＬＳＩ技術シンポジウム」で発表する。

　 開発した技術は、１６ナノ世代以降ＬＳＩのトランジスタ構造の有力候補として検討されている立体構造トランジスタの「ナノワイヤトランジスタ」の寄生抵抗を低減する技術。

　 同トランジスタは、ナノレベルの細いワイヤ形状のシリコンによるＭＯＳＦＥＴ。同形状によりオフ時のリーク電流を大幅に抑制できる利点がある。
　 一方で、ゲート電極とソースドレイン間の絶縁層（ゲート側壁）に存在する細線状のソースドレイン領域で、寄生抵抗が増大し、オン電流が低下する課題があった。

　 これに対し東芝は、ゲート側壁を１０ナノまで薄くし、細線領域を従来比３分の１まで縮小。同領域を短くしたことで寄生抵抗増加を抑制した。また、ソースドレイン電極上だけにシリコンの体積を増加させ、同電極の低抵抗化を実現した。

　 その結果、オフ電流「１００ｎＡ/マイクロメートル」のもとでオン電流は、従来比７５％向上の「１ｍＡ/マイクロメートル」を達成。シリコンナノワイヤトランジスタのオン電流において、世界トップレベルの電流量を実現した。